{ "design": { "ports": [ { "name": "GPMC_AD[16]", "parent_id": -1, "type": "std_logic_vector", "x": 50, "y": 50, "inout": true }, { "name": "GPMC_CSN", "parent_id": -1, "type": "std_logic", "x": 50, "y": 75, "input": true }, { "name": "GPMC_OEN", "parent_id": -1, "type": "std_logic", "x": 50, "y": 100, "input": true }, { "name": "GPMC_WEN", "parent_id": -1, "type": "std_logic", "x": 50, "y": 125, "input": true }, { "name": "GPMC_ADVN", "parent_id": -1, "type": "std_logic", "x": 50, "y": 150, "input": true }, { "name": "GPMC_CLK", "parent_id": -1, "type": "std_logic", "x": 50, "y": 175, "input": true }, { "name": "LED[2]", "parent_id": -1, "type": "std_logic_vector", "x": 1200, "y": 160, "output": true }, { "name": "PMOD1[8]", "parent_id": -1, "type": "std_logic_vector", "x": 1200, "y": 220, "inout": true }, { "name": "PMOD2[8]", "parent_id": -1, "type": "std_logic_vector", "x": 1200, "y": 280, "inout": true }, { "name": "ARD[6]", "parent_id": -1, "type": "std_logic_vector", "x": 1200, "y": 460, "inout": true }, { "name": "PB[2]", "parent_id": -1, "type": "std_logic_vector", "x": 50, "y": 230, "input": true }, { "name": "SW[2]", "parent_id": -1, "type": "std_logic_vector", "x": 50, "y": 290, "input": true }, { "name": "ARD_SCL", "parent_id": -1, "type": "std_logic_vector", "x": 50, "y": 350, "inout": true }, { "name": "ARD_SDA", "parent_id": -1, "type": "std_logic_vector", "x": 50, "y": 410, "inout": true } ], "nodes": [ { "id": 0, "definition": "gpmc_wishbone_wrapper", "lib": "wishbone", "name": "Master_0", "x": 80, "y": 10 }, { "id": 1, "definition": "wishbone_intercon", "lib": "wishbone", "name": "Intercon_0", "x": 329, "y": 74 }, { "id": 5, "definition": "wishbone_register", "lib": "wishbone", "name": "REG_0", "x": 584.5, "y": 187 } ], "links": [ { "definition": "wishbone_bus", "source_id": 0, "target_id": 1, "source_port_id": "wbm", "target_port_id": "wbs", "pos": 0 }, { "definition": "std_logic", "source_id": -1, "target_id": 0, "source_port_id": "GPMC_CSN", "target_port_id": "gpmc_csn", "pos": 0 }, { "definition": "std_logic", "source_id": -1, "target_id": 0, "source_port_id": "GPMC_CLK", "target_port_id": "gpmc_clk", "pos": 0 }, { "definition": "std_logic", "source_id": -1, "target_id": 0, "source_port_id": "GPMC_OEN", "target_port_id": "gpmc_oen", "pos": 0 }, { "definition": "std_logic", "source_id": -1, "target_id": 0, "source_port_id": "GPMC_WEN", "target_port_id": "gpmc_wen", "pos": 0 }, { "definition": "std_logic", "source_id": -1, "target_id": 0, "source_port_id": "GPMC_ADVN", "target_port_id": "gpmc_advn", "pos": 0 }, { "definition": "std_logic_vector", "attributes": { "size": "16", "source_index": "0", "target_index": "0" }, "source_id": -1, "target_id": 0, "source_port_id": "GPMC_AD[16]", "target_port_id": "gpmc_ad[16]", "pos": 0 }, { "definition": "wishbone_bus", "source_id": 1, "target_id": 5, "source_port_id": "wbm[]", "target_port_id": "wbs", "pos": 0 }, { "definition": "std_logic_vector", "attributes": { "size": "16", "source_index": "", "target_index": "" }, "source_id": 5, "target_id": 5, "source_port_id": "reg_out(0)[16]", "target_port_id": "reg_in(0)[16]", "pos": 0 } ] } }